칩렛 (Chiplet)
I. 생산한계 극복·수율 향상, 칩렛의 개요
| 구분 | 내용 |
|---|
| 정의 | 기능별로 분할하여 작은 크기의 개별 칩 제조 후 패키징 기술을 통해 하나의 반도체로 만드는 이기종 통합 기술 |
| 특징 | • 무어의 법칙 한계 극복 • 공정 최적화 (기능별 최적 미세공정 적용) • 설계 유연성 확보 • 원가 절감 (소형 다이를 통한 수율 극대화) |
II. 칩렛 아키텍처 및 핵심 구성요소
가. 칩렛 아키텍처 구조도
- 제조비용 절감 효과가 크나, 복잡하고 정밀한 패키징 기술 요구
나. 칩렛 구현을 위한 핵심 기술요소
| 구분 | 기술 | 설명 |
|---|
| 연결 표준 | UCIe (Universal Chiplet Interconnect Express) | 개방형 칩렛 간 다이투다이(Die-to-Die) 상호연결 인터페이스 표준 |
| 인터페이스 | D2D (Die-to-Die) | 개별 다이 간의 고속·초저지연 데이터 전송 기술 |
| 패키징 | 2.5D 패키징 | 실리콘 인터포저 위에 칩들을 수평 배치하여 초고밀도 배선 구현 |
| 3D 패키징 | 칩을 수직으로 적층하여 풋프린트 축소 및 데이터 이동거리 최소화 |
| 제조 기술 | TSV (Through Silicon Via) | 실리콘 웨이퍼를 수직 관통하여 칩 간 신호를 직접 전달하는 전극 |
| Micro Bump | 상하 다이/인터포저 간 미세 피치(Pitch)를 물리적·전기적으로 연결하는 초소형 범프 |
- 최첨단 패키징(Advanced Packaging) 기술 결합을 통해 고성능 칩렛 아키텍처 구현 가능
III. 기존 설계 방식과의 비교 및 향후 전망
| 비교 항목 | 모놀리식 (Monolithic) | 칩렛 (Chiplet) |
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| 설계 방식 | 단일 다이(Die) 집적 | 기능별 분리 제작 후 패키징 결합 |
| 초기 설계 비용 | 매우 높음 (전체 다이 신규 마스크 제작) | 낮음 (검증된 레거시 IP 재활용 가능) |
| 수율 (Yield) | 다이 면적이 클수록 급격히 하락 | 소형 다이 적용으로 수율 확보 용이 |
| 레이턴시 | 내부 배선 연결로 매우 짧음 | 다이 간 인터페이스 경유로 인한 오버헤드 존재 |
| 적용 대상 | 스마트폰 AP, 면적 제약형 프로세서 | 대면적 HPC 프로세서, 초거대 AI 가속기, 서버 CPU |
- 초거대 AI 및 HPC 프로세서의 표준 구조로 도약: 단일 다이 한계 크기(레티클 한계)를 돌파할 유일한 솔루션
- 파운드리 생태계 재편 및 OSAT의 위상 강화: 후공정(Advanced Packaging)이 반도체 성능 차별화의 핵심 열쇠로 부상
- 커스텀 실리콘(Custom Silicon) 시대 가속화: 도메인 특화 가속기(ASIC) 모듈 조합을 통한 개발 기간 단축 및 원가 경쟁력 확보